第1章 芯片结构及性能概述
TMS320C2000系列是美国TI公司推出的最佳测控应用的定点DSP芯片，其主流产品分为四个系列：C20x、C24x、C27x和C28x。C20x可用于通信设备、数字相机、嵌入式家电设备等；C24x主要用于数字马达控制、电机控制、工业自动化、电力转换系统等。近年来，TI公司又推出了具有更高性能的改进型C27x和C28x系列芯片，进一步增强了芯片的接口能力和嵌入功能，从而拓宽了数字信号处理器的应用领域。
TMS320C28x系列是TI公司最新推出的DSP芯片，是目前国际市场上最先进、功能最强大的32位定点DSP芯片。它既具有数字信号处理能力，又具有强大的事件管理能力和嵌入式控制功能，特别适用于有大批量数据处理的测控场合，如工业自动化控制、电力电子技术应用、智能化仪器仪表及电机、马达伺服控制系统等。本章将介绍TMS320C28x系列芯片的结构、性能及特点，并给出该系列芯片的引脚分布及引脚功能。
1.1 TMS320C28x系列芯片的结构及性能
C28x系列的主要片种为TMS320F2810和TMS320F2812。两种芯片的差别是：F2812内含128K×16位的片内Flash存储器，有外部存储器接口，而F2810仅有64K×16位的片内Flash存储器，且无外部存储器接口。其硬件特征如表1-1所示。
表1-1 硬件特征
特 征 F2810 F2812
指令周期（150MHz） 6.67ns 6.67ns
SRAM（16位/字） 18K 18K
3.3V片内Flash（16位/字） 64K 128K
片内Flash/SRAM的密钥 有 有
Boot ROM 有 有
掩膜ROM 有 有
外部存储器接口 无 有
事件管理器A和B（EVA和EVB） EVA、EVB EVA、EVB
*通用定时器 4 4
*比较寄存器/脉宽调制 16 16
*捕获/正交解码脉冲电路 6/2 6/2
看门狗定时器 有 有
12位的ADC 有 有
*通道数 16 16
续表
特 征 F2810 F2812
32位的CPU定时器 3 3
串行外围接口 有 有
串行通信接口（SCI）A和B SCIA、SCIB SCIA、SCIB
控制器局域网络 有 有
多通道缓冲串行接口 有 有
数字输入/输出引脚（共享） 有 有
外部中断源 3 3
供电电压 核心电压1.8V
I/O电压3.3V 核心电压1.8V
I/O电压3.3V
封装 128针PBK 179针GHH，176针PGF
温度选择‡ A：-40℃ ~ +85℃
S：-40℃ ~ +125℃ PBK
仅适用于TMS PGF和GHH
仅适用于TMS
产品状况‡‡
产品预览（PP）
高级信息（AI）
产品数据（PD） AI
（TMP）‡‡‡ AI
（TMP）‡‡‡
TMS320C2000系列是美国TI公司推出的最佳测控应用的定点DSP芯片，其主流产品分为四个系列：C20x、C24x、C27x和C28x。C20x可用于通信设备、数字相机、嵌入式家电设备等；C24x主要用于数字马达控制、电机控制、工业自动化、电力转换系统等。近年来，TI公司又推出了具有更高性能的改进型C27x和C28x系列芯片，进一步增强了芯片的接口能力和嵌入功能，从而拓宽了数字信号处理器的应用领域。
TMS320C28x系列是TI公司最新推出的DSP芯片，是目前国际市场上最先进、功能最强大的32位定点DSP芯片。它既具有数字信号处理能力，又具有强大的事件管理能力和嵌入式控制功能，特别适用于有大批量数据处理的测控场合，如工业自动化控制、电力电子技术应用、智能化仪器仪表及电机、马达伺服控制系统等。本章将介绍TMS320C28x系列芯片的结构、性能及特点，并给出该系列芯片的引脚分布及引脚功能。
1.1 TMS320C28x系列芯片的结构及性能
C28x系列的主要片种为TMS320F2810和TMS320F2812。两种芯片的差别是：F2812内含128K×16位的片内Flash存储器，有外部存储器接口，而F2810仅有64K×16位的片内Flash存储器，且无外部存储器接口。其硬件特征如表1-1所示。
表1-1 硬件特征
特 征 F2810 F2812
指令周期（150MHz） 6.67ns 6.67ns
SRAM（16位/字） 18K 18K
3.3V片内Flash（16位/字） 64K 128K
片内Flash/SRAM的密钥 有 有
Boot ROM 有 有
掩膜ROM 有 有
外部存储器接口 无 有
事件管理器A和B（EVA和EVB） EVA、EVB EVA、EVB
*通用定时器 4 4
*比较寄存器/脉宽调制 16 16
*捕获/正交解码脉冲电路 6/2 6/2
看门狗定时器 有 有
12位的ADC 有 有
*通道数 16 16
续表
特 征 F2810 F2812
32位的CPU定时器 3 3
串行外围接口 有 有
串行通信接口（SCI）A和B SCIA、SCIB SCIA、SCIB
控制器局域网络 有 有
多通道缓冲串行接口 有 有
数字输入/输出引脚（共享） 有 有
外部中断源 3 3
供电电压 核心电压1.8V
I/O电压3.3V 核心电压1.8V
I/O电压3.3V
封装 128针PBK 179针GHH，176针PGF
温度选择‡ A：-40℃ ~ +85℃
S：-40℃ ~ +125℃ PBK
仅适用于TMS PGF和GHH
仅适用于TMS
产品状况‡‡
产品预览（PP）
高级信息（AI）
产品数据（PD） AI
（TMP）‡‡‡ AI
（TMP）‡‡‡
注：‡ “S”是温度选择（-40℃ ~ +125℃）的特征化数据，仅对TMS是适用的。
‡‡ 产品预览（PP）：在开发阶段的形成和设计中与产品有关的信息，特征数据和其他规格是设计的目标。TI保留了正确的东西，更换或者终止了一些没有注意到的产品。
高级信息（AI）：在开发阶段的取样和试制中与新产品有关的信息，特征数据和其他规格用以改变那些没有注意到的东西。
产品数据（PD）：是当前公布的数据信息，产品遵守TI的每项标准保修规格，但产品加工不包括对所有参数的测试。
‡‡‡ TMP：最终的硅电路小片，它与器件的电气特性相一致，但是没有进行全部的品质和可靠性检测。
‡‡ 产品预览（PP）：在开发阶段的形成和设计中与产品有关的信息，特征数据和其他规格是设计的目标。TI保留了正确的东西，更换或者终止了一些没有注意到的产品。
高级信息（AI）：在开发阶段的取样和试制中与新产品有关的信息，特征数据和其他规格用以改变那些没有注意到的东西。
产品数据（PD）：是当前公布的数据信息，产品遵守TI的每项标准保修规格，但产品加工不包括对所有参数的测试。
‡‡‡ TMP：最终的硅电路小片，它与器件的电气特性相一致，但是没有进行全部的品质和可靠性检测。
C28x系列芯片的主要性能如下。
1． 高性能静态CMOS（Static CMOS）技术
150MHz（时钟周期6.67ns）（最大）
低功耗（核心电压1.8V，I/O口电压3.3V）
Flash编程电压3.3V
2． JTAG边界扫描（Boundary Scan）支持
3． 高性能的32位中央处理器（TMS320C28x）
16位×16位和32位×32位乘且累加操作
16位×16位的两个乘且累加
哈佛总线结构（Harvard Bus Architecture）
强大的操作能力
迅速的中断响应和处理
统一的寄存器编程模式
可达4兆字的线性程序地址
可达4兆字的数据地址
代码高效（用C/C++或汇编语言）
与TMS320F24x/LF240x处理器的源代码兼容
4． 片内存储器
8K×16位的Flash存储器
1K×16位的OTP型只读存储器
L0和L1：两块4K×16位的单口随机存储器（SARAM）
H0：一块8K×16位的单口随机存储器
M0和M1：两块1K×16位的单口随机存储器
5． 根只读存储器（Boot ROM）4K×16位
带有软件的Boot模式
标准的数学表
6． 外部存储器接口（仅F2812有）
有多达1MB的存储器
可编程等待状态数
可编程读/写选通计数器（Strobe Timing）
三个独立的片选端
7． 时钟与系统控制
支持动态的改变锁相环的频率
片内振荡器
看门狗定时器模块
8． 三个外部中断
9． 外部中断扩展（PIE）模块
可支持96个外部中断，当前仅使用了45个外部中断
10．128位的密钥（Security Key/Lock）
保护Flash/OTP和L0/L1 SARAM
防止ROM中的程序被盗
11．3个32位的CPU定时器
12．马达控制外围设备
两个事件管理器（EVA、EVB）
与C240兼容的器件
13．串口外围设备
串行外围接口（SPI）
两个串行通信接口（SCIs），标准的UART
改进的局域网络（eCAN）
多通道缓冲串行接口（McBSP）和串行外围接口模式
14．12位的ADC，16通道
2×8通道的输入多路选择器
两个采样保持器
单个的转换时间：200ns
单路转换时间：60ns
15．最多有56个独立的可编程、多用途通用输入/输出（GPIO）引脚
16．高级的仿真特性
分析和设置断点的功能
实时的硬件调试
17．开发工具
ANSI C/C++编译器/汇编程序/连接器
支持TMS320C24x/240x的指令
代码编辑集成环境
DSP/BIOS
JTAG扫描控制器（TI或第三方的）
硬件评估板
18．低功耗模式和节能模式
支持空闲模式、等待模式、挂起模式
停止单个外围的时钟
19．封装方式
带外部存储器接口的179球形触点BGA封装
带外部存储器接口的176引脚低剖面四芯线扁平LQFP封装
没有外部存储器接口的128引脚贴片正方扁平PBK封装
20．温度选择
A：-40℃ ~ +85℃
S：-40℃ ~ +125℃
C28x系列芯片的功能框图如图1-1所示。
代码保护的模块
图1-1 C28x功能框图
注：+ 器件上提供96个中断，45个可用；+ XINTF在F2810上不可用。
1.2 引脚分布及引脚功能
TMS320F2812芯片的封装方式为179引脚GHH球形网格阵列BGA（Ball Grid Array）封装和176引脚PGF低剖面四芯线扁平LQFP（Low-profile Quad）封装，其引脚分布分别如图1-2（BGA封装底视图）和图1-3（LQFP封装顶视图）所示。TMS320F2810芯片的封装方式为128引脚PBK LQFP封装，其引脚分布情况如图1-4（顶视图）所示。
表1-2详细描述了芯片F2810和F2812的引脚功能及信号情况。所有输入引脚的电平均与TTL兼容；所有引脚的输出均为3.3V CMOS电平；输入不能承受5V电压；上拉电 流/下拉电流均为100μA。所有引脚的输出缓冲器驱动能力（有输出功能的）典型值是4mA。
图1-2 179引脚BGA封装底视图
图1-3 176引脚LQFP封装顶视图
图1-4 128引脚PBK封装顶视图
表1-2 引脚功能和信号情况‡
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XINTF信号（只限于F2812）
XA[18] D7 158 — O/Z —
XA[17] B7 156 — O/Z —
XA[16] A8 152 — O/Z —
XA[15] B9 148 — O/Z —
XA[14] A10 144 — O/Z —
XA[13] E10 141 — O/Z —
XA[12] C11 138 — O/Z — 19位地址总线
XA[11] A14 132 — O/Z
XA[10] C12 130 — O/Z —
XA[9] D14 125 — O/Z —
XA[8] E12 125 — O/Z —
XA[7] F12 121 — O/Z —
XA[6] G14 111 — O/Z —
XA[5] H13 108 — O/Z —
XA[4] J12 103 — O/Z —
XA[3] M11 85 — O/Z —
XA[2] N10 80 — O/Z —
XA[1] M2 43 — O/Z —
XA[0] G5 18 — O/Z —
XD[15] A9 147 — I/O/Z PU 16位数据总线
XD[14] B11 139 — I/O/Z PU
XD[13] J10 97 — I/O/Z PU
XD[12] L14 96 — I/O/Z PU
XD[11] N9 74 — I/O/Z PU
XD[10] L9 73 — I/O/Z PU
XD[9] M8 68 — I/O/Z PU
XD[8] P7 65 — I/O/Z PU
XD[7] L5 54 — I/O/Z PU
XD[6] L3 39 — I/O/Z PU
XD[5] J5 36 — I/O/Z PU
XD[4] K3 33 — I/O/Z PU
XD[3] J3 30 — I/O/Z PU
XD[2] H5 27 — I/O/Z PU
XD[1] H3 24 — I/O/Z PU
XD[0] G3 21 — I/O/Z PU
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XINTF信号（仅F2812）
XMP/
F1 17 — I PU 可选择微处理器/微计算机模式。可以在两者之间切换。为高电平时外部接口上的区域7有效，为低电平时区域7无效，可使用片内的Boot ROM功能。复位时该信号被锁存在XINTCNF2寄存器中，通过软件可以修改这种模式的状态。此信号是异步输入，并与XTIMCLK同步
E7 159 — I PU 外部DMA保持请求信号。 为低电平时请求XINTF释放外部总线，并把所有的总线与选通端置为高阻态。当对总线的操作完成且没有即将对XINTF进行访问时，XINTF释放总线。此信号是异步输入并与XTIMCLK同步
K10 82 — O/Z — 外部DMA保持确认信号。当XINTF响应 的请求时 呈低电平，所有的XINTF总线和选通端呈高阻态。 和 信号同时发出。当 有效（低）时外部器件只能使用外部总线
P1 44 — O/Z — XINTF区域0和区域1的片选，当访问XINTF区域0或1时有效（低）
P13 88 — O/Z — XINTF区域2的片选。当访问XINTF区域2时有效（低）
B13 133 — O/Z — XINTF区域6和7的片选。当访问区域6或7时有效（低）
N11 84 — O/Z — 写有效。有效时为低电平。写选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定
M3 42 O/Z — — 读有效。低电平读选通。读选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定。注意： 和 是互斥信号
1． 高性能静态CMOS（Static CMOS）技术
150MHz（时钟周期6.67ns）（最大）
低功耗（核心电压1.8V，I/O口电压3.3V）
Flash编程电压3.3V
2． JTAG边界扫描（Boundary Scan）支持
3． 高性能的32位中央处理器（TMS320C28x）
16位×16位和32位×32位乘且累加操作
16位×16位的两个乘且累加
哈佛总线结构（Harvard Bus Architecture）
强大的操作能力
迅速的中断响应和处理
统一的寄存器编程模式
可达4兆字的线性程序地址
可达4兆字的数据地址
代码高效（用C/C++或汇编语言）
与TMS320F24x/LF240x处理器的源代码兼容
4． 片内存储器
8K×16位的Flash存储器
1K×16位的OTP型只读存储器
L0和L1：两块4K×16位的单口随机存储器（SARAM）
H0：一块8K×16位的单口随机存储器
M0和M1：两块1K×16位的单口随机存储器
5． 根只读存储器（Boot ROM）4K×16位
带有软件的Boot模式
标准的数学表
6． 外部存储器接口（仅F2812有）
有多达1MB的存储器
可编程等待状态数
可编程读/写选通计数器（Strobe Timing）
三个独立的片选端
7． 时钟与系统控制
支持动态的改变锁相环的频率
片内振荡器
看门狗定时器模块
8． 三个外部中断
9． 外部中断扩展（PIE）模块
可支持96个外部中断，当前仅使用了45个外部中断
10．128位的密钥（Security Key/Lock）
保护Flash/OTP和L0/L1 SARAM
防止ROM中的程序被盗
11．3个32位的CPU定时器
12．马达控制外围设备
两个事件管理器（EVA、EVB）
与C240兼容的器件
13．串口外围设备
串行外围接口（SPI）
两个串行通信接口（SCIs），标准的UART
改进的局域网络（eCAN）
多通道缓冲串行接口（McBSP）和串行外围接口模式
14．12位的ADC，16通道
2×8通道的输入多路选择器
两个采样保持器
单个的转换时间：200ns
单路转换时间：60ns
15．最多有56个独立的可编程、多用途通用输入/输出（GPIO）引脚
16．高级的仿真特性
分析和设置断点的功能
实时的硬件调试
17．开发工具
ANSI C/C++编译器/汇编程序/连接器
支持TMS320C24x/240x的指令
代码编辑集成环境
DSP/BIOS
JTAG扫描控制器（TI或第三方的）
硬件评估板
18．低功耗模式和节能模式
支持空闲模式、等待模式、挂起模式
停止单个外围的时钟
19．封装方式
带外部存储器接口的179球形触点BGA封装
带外部存储器接口的176引脚低剖面四芯线扁平LQFP封装
没有外部存储器接口的128引脚贴片正方扁平PBK封装
20．温度选择
A：-40℃ ~ +85℃
S：-40℃ ~ +125℃
C28x系列芯片的功能框图如图1-1所示。
代码保护的模块
图1-1 C28x功能框图
注：+ 器件上提供96个中断，45个可用；+ XINTF在F2810上不可用。
1.2 引脚分布及引脚功能
TMS320F2812芯片的封装方式为179引脚GHH球形网格阵列BGA（Ball Grid Array）封装和176引脚PGF低剖面四芯线扁平LQFP（Low-profile Quad）封装，其引脚分布分别如图1-2（BGA封装底视图）和图1-3（LQFP封装顶视图）所示。TMS320F2810芯片的封装方式为128引脚PBK LQFP封装，其引脚分布情况如图1-4（顶视图）所示。
表1-2详细描述了芯片F2810和F2812的引脚功能及信号情况。所有输入引脚的电平均与TTL兼容；所有引脚的输出均为3.3V CMOS电平；输入不能承受5V电压；上拉电 流/下拉电流均为100μA。所有引脚的输出缓冲器驱动能力（有输出功能的）典型值是4mA。
图1-2 179引脚BGA封装底视图
图1-3 176引脚LQFP封装顶视图
图1-4 128引脚PBK封装顶视图
表1-2 引脚功能和信号情况‡
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XINTF信号（只限于F2812）
XA[18] D7 158 — O/Z —
XA[17] B7 156 — O/Z —
XA[16] A8 152 — O/Z —
XA[15] B9 148 — O/Z —
XA[14] A10 144 — O/Z —
XA[13] E10 141 — O/Z —
XA[12] C11 138 — O/Z — 19位地址总线
XA[11] A14 132 — O/Z
XA[10] C12 130 — O/Z —
XA[9] D14 125 — O/Z —
XA[8] E12 125 — O/Z —
XA[7] F12 121 — O/Z —
XA[6] G14 111 — O/Z —
XA[5] H13 108 — O/Z —
XA[4] J12 103 — O/Z —
XA[3] M11 85 — O/Z —
XA[2] N10 80 — O/Z —
XA[1] M2 43 — O/Z —
XA[0] G5 18 — O/Z —
XD[15] A9 147 — I/O/Z PU 16位数据总线
XD[14] B11 139 — I/O/Z PU
XD[13] J10 97 — I/O/Z PU
XD[12] L14 96 — I/O/Z PU
XD[11] N9 74 — I/O/Z PU
XD[10] L9 73 — I/O/Z PU
XD[9] M8 68 — I/O/Z PU
XD[8] P7 65 — I/O/Z PU
XD[7] L5 54 — I/O/Z PU
XD[6] L3 39 — I/O/Z PU
XD[5] J5 36 — I/O/Z PU
XD[4] K3 33 — I/O/Z PU
XD[3] J3 30 — I/O/Z PU
XD[2] H5 27 — I/O/Z PU
XD[1] H3 24 — I/O/Z PU
XD[0] G3 21 — I/O/Z PU
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XINTF信号（仅F2812）
XMP/
F1 17 — I PU 可选择微处理器/微计算机模式。可以在两者之间切换。为高电平时外部接口上的区域7有效，为低电平时区域7无效，可使用片内的Boot ROM功能。复位时该信号被锁存在XINTCNF2寄存器中，通过软件可以修改这种模式的状态。此信号是异步输入，并与XTIMCLK同步
E7 159 — I PU 外部DMA保持请求信号。 为低电平时请求XINTF释放外部总线，并把所有的总线与选通端置为高阻态。当对总线的操作完成且没有即将对XINTF进行访问时，XINTF释放总线。此信号是异步输入并与XTIMCLK同步
K10 82 — O/Z — 外部DMA保持确认信号。当XINTF响应 的请求时 呈低电平，所有的XINTF总线和选通端呈高阻态。 和 信号同时发出。当 有效（低）时外部器件只能使用外部总线
P1 44 — O/Z — XINTF区域0和区域1的片选，当访问XINTF区域0或1时有效（低）
P13 88 — O/Z — XINTF区域2的片选。当访问XINTF区域2时有效（低）
B13 133 — O/Z — XINTF区域6和7的片选。当访问区域6或7时有效（低）
N11 84 — O/Z — 写有效。有效时为低电平。写选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定
M3 42 O/Z — — 读有效。低电平读选通。读选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定。注意： 和 是互斥信号
XR/
N4 51 — O/Z — 通常为高电平，当为低电平时表示处于写周期，当为高电平时表示处于读周期
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XREADY B6 161 — I PU 数据准备输入，被置1表示外设已为访问做好准备。XREADY可被设置为同步或异步输入。在同步模式中，XINTF接口块在当前周期结束之前的一个XTIMCLK时钟周期内要求XREADY有效。在异步模式中，在当前的周期结束前XINTF接口块以XTIMCLK的周期作为周期对XREADY采样3次。以XTIMCLK频率对XREADY的采样与XCLKOUT的模式无关
JTAG和其他信号
X1/XCLKIN K9 77 58 I 振荡器输入/内部振荡器输入，该引脚也可以用来提供外部时钟。28x能够使用一个外部时钟源，条件是要在该引脚上提供适当的驱动电平，为了适应1.8V内核数字电源（VDD），而不是3.3V的I/O电源（VDDIO）。可以使用一个嵌位二极管去嵌位时钟信号，以保证它的逻辑高电平不超过VDD（1.8V或1.9V）或者去使用一个1.8V的振荡器
X2 M9 76 57 I 振荡器输出
XCLKOUT F11 119 87 O — 源于SYSCLKOUT的单个时钟输出，用来产生片内和片外等待状态，作为通用时钟源。XCLKOUT与SYSCLKOUT的频率或者相等，或是它的1/2，或是1/4。复位时XCLKOUT = SYSCLKOUT/4
TESTSEL A13 134 97 I PD 测试引脚，为TI保留，必须接地
D6 160 113 I/O PU 器件复位（输入）及看门狗复位（输出）。器件复位，XRS使器件终止运行，PC指向地址0x3F FFC0（注：0xXX XXXX中的0x指出后面的数是十六进制数。例如0x3F FFC0=3FFFC0h）当XRS为高电平时，程序从PC所指出的位置开始运行。当看门狗产生复位时，DSP将该引脚驱动为低电平，在看门狗复位期间，低电平将持续512个XCLKIN周期。该引脚的输出缓冲器是一个带有内部上拉（典型值100mA）的开漏缓冲器，推荐该引脚应该由一个开漏设备去驱动
TEST1 M7 67 51 I/O — 测试引脚，为TI保留，必须悬空
TEST2 N7 66 50 I/O — 测试引脚，为TI保留，必须悬空
N4 51 — O/Z — 通常为高电平，当为低电平时表示处于写周期，当为高电平时表示处于读周期
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
XREADY B6 161 — I PU 数据准备输入，被置1表示外设已为访问做好准备。XREADY可被设置为同步或异步输入。在同步模式中，XINTF接口块在当前周期结束之前的一个XTIMCLK时钟周期内要求XREADY有效。在异步模式中，在当前的周期结束前XINTF接口块以XTIMCLK的周期作为周期对XREADY采样3次。以XTIMCLK频率对XREADY的采样与XCLKOUT的模式无关
JTAG和其他信号
X1/XCLKIN K9 77 58 I 振荡器输入/内部振荡器输入，该引脚也可以用来提供外部时钟。28x能够使用一个外部时钟源，条件是要在该引脚上提供适当的驱动电平，为了适应1.8V内核数字电源（VDD），而不是3.3V的I/O电源（VDDIO）。可以使用一个嵌位二极管去嵌位时钟信号，以保证它的逻辑高电平不超过VDD（1.8V或1.9V）或者去使用一个1.8V的振荡器
X2 M9 76 57 I 振荡器输出
XCLKOUT F11 119 87 O — 源于SYSCLKOUT的单个时钟输出，用来产生片内和片外等待状态，作为通用时钟源。XCLKOUT与SYSCLKOUT的频率或者相等，或是它的1/2，或是1/4。复位时XCLKOUT = SYSCLKOUT/4
TESTSEL A13 134 97 I PD 测试引脚，为TI保留，必须接地
D6 160 113 I/O PU 器件复位（输入）及看门狗复位（输出）。器件复位，XRS使器件终止运行，PC指向地址0x3F FFC0（注：0xXX XXXX中的0x指出后面的数是十六进制数。例如0x3F FFC0=3FFFC0h）当XRS为高电平时，程序从PC所指出的位置开始运行。当看门狗产生复位时，DSP将该引脚驱动为低电平，在看门狗复位期间，低电平将持续512个XCLKIN周期。该引脚的输出缓冲器是一个带有内部上拉（典型值100mA）的开漏缓冲器，推荐该引脚应该由一个开漏设备去驱动
TEST1 M7 67 51 I/O — 测试引脚，为TI保留，必须悬空
TEST2 N7 66 50 I/O — 测试引脚，为TI保留，必须悬空
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
B12 135 98 I PD 有内部上拉的JTAG测试复位。当它为高电平时扫描系统控制器件的操作。若信号悬空或为低电平，器件以功能模式操作，测试复位信号被忽略
注意：在 上不要用上拉电阻。它内部有上拉部件。在强噪声的环境中需要使用附加上拉电阻，此电阻值根据调试器设计的驱动能力而定。一般取22kΩ即能提供足够的保护。因为有了这种应用特性，所以使得调试器和应用目标板都有合适且有效的操作
TCK A12 136 99 I PU JTAG测试时钟，带有内部上拉功能
TMS D13 126 92 I PU JTAG测试模式选择端，有内部上拉功能，在TCK的上升沿TAP控制器计数一系列的控制输入
TDI C13 131 96 I PU 带上拉功能的JTAG测试数据输入端。在TCK的上升沿，TDI被锁存到选择寄存器、指令寄存器或数据寄存器中
TDO D12 127 93 O/Z — JTAG扫描输出，测试数据输出。在TCK的下降沿将选择寄存器的内容从TDO移出
EMU0 D11 137 100 I/O/Z PU 带上拉功能的仿真器I/O口引脚0，当 为高电平时，此引脚用作中断输入。该中断来自仿真系统，并通过JTAG扫描定义为输入/输出
EMU1 C9 146 105 I/O/Z PU 仿真器引脚1，当 为高电平时，此引脚输出无效，用作中断输入。该中断来自仿真系统的输入，通过JTAG扫描定义为输入/输出
ADC模拟输入信号
ADCINA7 B5 167 119 I 采样/保持A的8通道模拟输入。在器件未上电之前ADC引脚不会被驱动
ADCINA6 D5 168 120 I
ADCINA5 E5 169 121 I
ADCINA4 A4 170 122 I
ADCINA3 B4 171 123 I
ADCINA2 C4 172 124 I
ADCINA1 D4 173 125 I
ADCINA0 A3 174 126 I
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
ADCINB7 F5 9 9 I 采样/保持B的8通道模拟输入。在器件未上电之前ADC引脚不会被驱动
ADCINB6 D1 8 8 I
ADCINB5 D2 7 7 I
ADCINB4 D3 6 6 I
ADCINB3 C1 5 5 I
ADCINB2 B1 4 4 I
ADCINB1 C3 3 3 I
ADCINB0 C2 2 2 I
ADCREFP E2 11 11 O ADC参考电压输出（2V）。需要在该引脚上接一个低ESR（50mΩ~1.5Ω）的10μF陶瓷旁路电容，另一端接至模拟地
ADCREFM E4 10 10 O ADC参考电压输出（1V）。需要在该引脚上接一个低ESR（50mΩ~1.5Ω）的10μF陶瓷旁路电容，另一端接至模拟地
ADCRESE-XT F2 16 16 O ADC外部偏置电阻（24.9kΩ）
ADCBGREFN E6 164 116 I 测试引脚，为TI保留，必须悬空
AVSSREFBG E3 12 12 I ADC模拟地
AVDDREFBG E1 13 13 I ADC模拟电源（3.3V）
ADCLO B3 175 127 I 普通低侧模拟输入
VSSA1 F3 15 15 I ADC模拟地
VSSA2 C5 165 117 I ADC模拟地
VDDA1 F4 14 14 I ADC模拟电源（3.3V）
VDDA2 A5 166 118 I ADC模拟电源（3.3V）
VSS1 C6 163 115 I ADC数字地
VDD1 A6 162 114 I ADC数字电源（1.8V）
VDDAIO B2 1 1 I/O模拟电源（3.3V）
VSSAIO A2 176 128 I/O模拟地
电源信号
VDD H1 23 20 1.8V或1.9V核心数字电源
VDD L1 37 29
VDD P5 56 42
VDD P9 75 56
VDD P12 — 63
VDD K12 100 74
VDD G12 112 82
VDD C14 112 82
VDD B10 143 102
VDD C8 154 110
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
VSS G4 19 17 内核和数字I/O地
VSS K1 32 26
VSS L2 38 26
VSS P4 52 39
VSS K6 58 —
VSS P8 70 53
VSS M10 78 59
VSS L11 86 62
VSS K13 99 73
VSS J14 105 —
VSS G13 113 —
VSS E14 120 88
VSS B14 129 95
VSS D10 142 —
VSS C10 — 103
VSS B8 153 109
VDDAIO B2 1 1 I/O模拟电源（3.3V）
VSSAIO A2 176 128 I/O口模拟地
VDDIO J4 31 25 I/O数字电源（3.3V）
VDDIO L7 64 49
VDDIO L10 81 —
VDDIO N14 — —
VDDIO G11 114 83
VDDIO E9 145 104
VDD3VL N8 69 52 Flash核电源（3.3V），上电后所有时间内都应将该引脚接至3.3V
通用输入/输出（GPIO）或外围信号
GPIOA或EVA信号
GPIOA0 PWM1（O） M12 92 68 I/O/Z PU GPIO或PWM输出引脚＃1
GPIOA1 PWM2（O） M14 93 69 I/O/Z PU GPIO或PWM输出引脚＃2
GPIOA2 PWM3（O） L12 94 70 I/O/Z PU GPIO或PWM输出引脚＃3
GPIOA3 PWM4（O） L13 95 71 I/O/Z PU GPIO或PWM输出引脚＃4
GPIOA4 PWM5（O） K11 98 72 I/O/Z PU GPIO或PWM输出引脚＃5
GPIOA5 PWM6（O） K14 101 75 I/O/Z PU GPIO或PWM输出引脚＃6
GPIOA6 T1PWM-T1CMP J11 102 76 I/O/Z PU GPIO或定时器1输出＃1
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF封装 128针PBK
封装
GPIOA7 T2PWM_T2CMP J13 104 77 I/O/Z PUI GPIO或定时器2输出＃2
GPIOA8 CAP1_QEP1（I） H10 106 78 I/O/Z PUI GPIO或捕获输入＃1
GPIOA9 CAP2_QEP2（I） F11 107 79 I/O/Z PU GPIO或捕获输入＃2
GPIOA10 CAP3_QEPI1（I） F12 109 80 I/O/Z PU GPIO或捕获输入＃3
GPIOA11 TDIRA（I） F14 116 85 I/OZ PU GPIO或计数器方向
GPIOA12 TCKINA（1） F13 117 86 I/O/Z PU GPIO 或计数器时钟输入
GPIOA13 （I）
E13 122 89 I/O/Z PU GPIO或比较器1输出
GPIOA14 （I）
E11 123 90 I/O/Z PU GPIO或比较器2输出
GPIOA15 （I）
F10 124 91 I/O/Z PU GPIO或比较器3输出
GPIOB或EVB信号
GPIOB0 PWM7（O） N2 45 33 I/O/Z PU GPIO或PWM输出引脚＃7
GPIOB1 PWM8（O） P2 46 34 I/O/Z PU GPIO或PWM输出引脚＃8
GPIOB2 PWM9（O） N3 47 35 I/O/Z PU GPIO或PWM输出引脚＃9
GPIOB3 PWM10（O） P3 48 36 I/O/Z PU GPIO或PWM输出引脚＃10
GPIOB4 PWM11（O） L4 49 37 I/O/Z PU GPIO或PWM输出引脚＃11
GPIOB5 PWM12（O） M4 50 38 I/O/Z PU GPIO或PWM输出引脚＃12
GPIOB6 T3PWM_T3CMP K5 53 40 I/O/Z PU GPIO或定时器3输出
GPIOB7 T4PWM_T4CMP N5 55 41 I/O/Z PU GPIO或定时器4输出
GPIOB8 CAP4_QEP3（I） M5 57 43 I/O/Z PU GPIO或捕获输入#4
GPIOB9 CAP5_QEP4（I） M6 59 44 I/O/Z PU GPIO或捕获输入#5
GPIOB10 CAP6_QEPI2（I） P6 60 45 I/O/Z PU GPIO或捕获输入#6
GPIOB11 TDIRB（I） L8 71 54 I/O/Z PU GPIO或定时器方向
GPIOB12 TCLKINB（I） K8 72 55 I/O/Z PU GPIO或定时器时钟输入
GPIOB13 （I）
N6 61 46 I/O/Z PU GPIO或比较器4输出
GPIOB14 （I）
L6 62 47 I/O/Z PU GPIO或比较器5输出
GPIOB15 （I）
K7 63 48 I/O/Z PU GPIO或比较器6输出
GPIOD或EVA信号
GPIOD0 （I）
H14 110 81 I/O/Z PU 定时器1比较输出
GPIOD1 / （I）
G10 115 84 I/O/Z PU 定时器2比较输出或EV-A开启外部AD转换输出
GPIOD或EVB信号
GPIOD5 （I）
P10 79 60 I/O/Z PU 定时器3比较输出
GPIOD6 / （I）
P11 83 61 I/OZ PU 定时器4比较输出或EV-B开启外部AD转换输出
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
GPIOE或中断信号
GPIOE0 XINT_ （I）
D9 149 106 I/O/Z — 通用I/O或XINT1或 核心输入
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
B12 135 98 I PD 有内部上拉的JTAG测试复位。当它为高电平时扫描系统控制器件的操作。若信号悬空或为低电平，器件以功能模式操作，测试复位信号被忽略
注意：在 上不要用上拉电阻。它内部有上拉部件。在强噪声的环境中需要使用附加上拉电阻，此电阻值根据调试器设计的驱动能力而定。一般取22kΩ即能提供足够的保护。因为有了这种应用特性，所以使得调试器和应用目标板都有合适且有效的操作
TCK A12 136 99 I PU JTAG测试时钟，带有内部上拉功能
TMS D13 126 92 I PU JTAG测试模式选择端，有内部上拉功能，在TCK的上升沿TAP控制器计数一系列的控制输入
TDI C13 131 96 I PU 带上拉功能的JTAG测试数据输入端。在TCK的上升沿，TDI被锁存到选择寄存器、指令寄存器或数据寄存器中
TDO D12 127 93 O/Z — JTAG扫描输出，测试数据输出。在TCK的下降沿将选择寄存器的内容从TDO移出
EMU0 D11 137 100 I/O/Z PU 带上拉功能的仿真器I/O口引脚0，当 为高电平时，此引脚用作中断输入。该中断来自仿真系统，并通过JTAG扫描定义为输入/输出
EMU1 C9 146 105 I/O/Z PU 仿真器引脚1，当 为高电平时，此引脚输出无效，用作中断输入。该中断来自仿真系统的输入，通过JTAG扫描定义为输入/输出
ADC模拟输入信号
ADCINA7 B5 167 119 I 采样/保持A的8通道模拟输入。在器件未上电之前ADC引脚不会被驱动
ADCINA6 D5 168 120 I
ADCINA5 E5 169 121 I
ADCINA4 A4 170 122 I
ADCINA3 B4 171 123 I
ADCINA2 C4 172 124 I
ADCINA1 D4 173 125 I
ADCINA0 A3 174 126 I
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
ADCINB7 F5 9 9 I 采样/保持B的8通道模拟输入。在器件未上电之前ADC引脚不会被驱动
ADCINB6 D1 8 8 I
ADCINB5 D2 7 7 I
ADCINB4 D3 6 6 I
ADCINB3 C1 5 5 I
ADCINB2 B1 4 4 I
ADCINB1 C3 3 3 I
ADCINB0 C2 2 2 I
ADCREFP E2 11 11 O ADC参考电压输出（2V）。需要在该引脚上接一个低ESR（50mΩ~1.5Ω）的10μF陶瓷旁路电容，另一端接至模拟地
ADCREFM E4 10 10 O ADC参考电压输出（1V）。需要在该引脚上接一个低ESR（50mΩ~1.5Ω）的10μF陶瓷旁路电容，另一端接至模拟地
ADCRESE-XT F2 16 16 O ADC外部偏置电阻（24.9kΩ）
ADCBGREFN E6 164 116 I 测试引脚，为TI保留，必须悬空
AVSSREFBG E3 12 12 I ADC模拟地
AVDDREFBG E1 13 13 I ADC模拟电源（3.3V）
ADCLO B3 175 127 I 普通低侧模拟输入
VSSA1 F3 15 15 I ADC模拟地
VSSA2 C5 165 117 I ADC模拟地
VDDA1 F4 14 14 I ADC模拟电源（3.3V）
VDDA2 A5 166 118 I ADC模拟电源（3.3V）
VSS1 C6 163 115 I ADC数字地
VDD1 A6 162 114 I ADC数字电源（1.8V）
VDDAIO B2 1 1 I/O模拟电源（3.3V）
VSSAIO A2 176 128 I/O模拟地
电源信号
VDD H1 23 20 1.8V或1.9V核心数字电源
VDD L1 37 29
VDD P5 56 42
VDD P9 75 56
VDD P12 — 63
VDD K12 100 74
VDD G12 112 82
VDD C14 112 82
VDD B10 143 102
VDD C8 154 110
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
VSS G4 19 17 内核和数字I/O地
VSS K1 32 26
VSS L2 38 26
VSS P4 52 39
VSS K6 58 —
VSS P8 70 53
VSS M10 78 59
VSS L11 86 62
VSS K13 99 73
VSS J14 105 —
VSS G13 113 —
VSS E14 120 88
VSS B14 129 95
VSS D10 142 —
VSS C10 — 103
VSS B8 153 109
VDDAIO B2 1 1 I/O模拟电源（3.3V）
VSSAIO A2 176 128 I/O口模拟地
VDDIO J4 31 25 I/O数字电源（3.3V）
VDDIO L7 64 49
VDDIO L10 81 —
VDDIO N14 — —
VDDIO G11 114 83
VDDIO E9 145 104
VDD3VL N8 69 52 Flash核电源（3.3V），上电后所有时间内都应将该引脚接至3.3V
通用输入/输出（GPIO）或外围信号
GPIOA或EVA信号
GPIOA0 PWM1（O） M12 92 68 I/O/Z PU GPIO或PWM输出引脚＃1
GPIOA1 PWM2（O） M14 93 69 I/O/Z PU GPIO或PWM输出引脚＃2
GPIOA2 PWM3（O） L12 94 70 I/O/Z PU GPIO或PWM输出引脚＃3
GPIOA3 PWM4（O） L13 95 71 I/O/Z PU GPIO或PWM输出引脚＃4
GPIOA4 PWM5（O） K11 98 72 I/O/Z PU GPIO或PWM输出引脚＃5
GPIOA5 PWM6（O） K14 101 75 I/O/Z PU GPIO或PWM输出引脚＃6
GPIOA6 T1PWM-T1CMP J11 102 76 I/O/Z PU GPIO或定时器1输出＃1
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF封装 128针PBK
封装
GPIOA7 T2PWM_T2CMP J13 104 77 I/O/Z PUI GPIO或定时器2输出＃2
GPIOA8 CAP1_QEP1（I） H10 106 78 I/O/Z PUI GPIO或捕获输入＃1
GPIOA9 CAP2_QEP2（I） F11 107 79 I/O/Z PU GPIO或捕获输入＃2
GPIOA10 CAP3_QEPI1（I） F12 109 80 I/O/Z PU GPIO或捕获输入＃3
GPIOA11 TDIRA（I） F14 116 85 I/OZ PU GPIO或计数器方向
GPIOA12 TCKINA（1） F13 117 86 I/O/Z PU GPIO 或计数器时钟输入
GPIOA13 （I）
E13 122 89 I/O/Z PU GPIO或比较器1输出
GPIOA14 （I）
E11 123 90 I/O/Z PU GPIO或比较器2输出
GPIOA15 （I）
F10 124 91 I/O/Z PU GPIO或比较器3输出
GPIOB或EVB信号
GPIOB0 PWM7（O） N2 45 33 I/O/Z PU GPIO或PWM输出引脚＃7
GPIOB1 PWM8（O） P2 46 34 I/O/Z PU GPIO或PWM输出引脚＃8
GPIOB2 PWM9（O） N3 47 35 I/O/Z PU GPIO或PWM输出引脚＃9
GPIOB3 PWM10（O） P3 48 36 I/O/Z PU GPIO或PWM输出引脚＃10
GPIOB4 PWM11（O） L4 49 37 I/O/Z PU GPIO或PWM输出引脚＃11
GPIOB5 PWM12（O） M4 50 38 I/O/Z PU GPIO或PWM输出引脚＃12
GPIOB6 T3PWM_T3CMP K5 53 40 I/O/Z PU GPIO或定时器3输出
GPIOB7 T4PWM_T4CMP N5 55 41 I/O/Z PU GPIO或定时器4输出
GPIOB8 CAP4_QEP3（I） M5 57 43 I/O/Z PU GPIO或捕获输入#4
GPIOB9 CAP5_QEP4（I） M6 59 44 I/O/Z PU GPIO或捕获输入#5
GPIOB10 CAP6_QEPI2（I） P6 60 45 I/O/Z PU GPIO或捕获输入#6
GPIOB11 TDIRB（I） L8 71 54 I/O/Z PU GPIO或定时器方向
GPIOB12 TCLKINB（I） K8 72 55 I/O/Z PU GPIO或定时器时钟输入
GPIOB13 （I）
N6 61 46 I/O/Z PU GPIO或比较器4输出
GPIOB14 （I）
L6 62 47 I/O/Z PU GPIO或比较器5输出
GPIOB15 （I）
K7 63 48 I/O/Z PU GPIO或比较器6输出
GPIOD或EVA信号
GPIOD0 （I）
H14 110 81 I/O/Z PU 定时器1比较输出
GPIOD1 / （I）
G10 115 84 I/O/Z PU 定时器2比较输出或EV-A开启外部AD转换输出
GPIOD或EVB信号
GPIOD5 （I）
P10 79 60 I/O/Z PU 定时器3比较输出
GPIOD6 / （I）
P11 83 61 I/OZ PU 定时器4比较输出或EV-B开启外部AD转换输出
续表
名 字 引脚号 I/O/Z PU/PDS 说 明
179针GHH
封装 176针PGF
封装 128针PBK
封装
GPIOE或中断信号
GPIOE0 XINT_ （I）
D9 149 106 I/O/Z — 通用I/O或XINT1或 核心输入
GPIOE1 XINT2_ADCSOC（I） D8 151 108 I/O/Z PU GPIO或XINT2或开始AD转换
GPIOE2 XNMI_XINT13（I） E8 150 107 I/O/Z PU GPIO或XNMI或XINT13
GPIOF或串行外围接口（SPI）信号
GPIOF0 SPISIMOA（O） M1 40 31 I/O/Z — GPIO或SPI从动输入，主动输出
GPIOF1 SPISOMIA（I） N1 41 32 I/O/Z — GPIO或SPI从动输出，主动输入
GPIOF2 SPICLKA（I/O） K2 34 27 I/O/Z — GPIO或SPI时钟
GPIOF3 SPISTEA（I/O） K4 35 28 I/O/Z — GPIO或SPI从动传送使能
GPIOF或串行通信接口A（SCI-A）信号
GPIOF4 SCITXDA（O） C7 155 111 I/O/Z PU GPIO或SCI异步串行口发送数据
GPIOF5 SCIRXDA（I） A7 157 112 I/O/Z PU GPIO或SCI异步串行口接收数据
GPIOF6 CANTXA（O） N12 87 64 I/O/Z PU GPIO或eCAN发送数据
GPIOF7 CANRXA（I） N13 89 65 I/O/Z PU GPIO或eCAN接收数据
GPIOF或多通道缓冲串行口（McBSP）信号
GPIOF8 MCLKXA（I/O） J1 28 23 I/O/Z PU GPIO或发送时钟
GPIOF9 MCLKRA（I/O） H2 25 21 I/O/Z PU GPIO或接收时钟
GPIOF10 MFSXA（I/O） H4 26 22 I/O/Z PU GPIO或发送帧同步信号
GPIOF11 MSXRA（I/O） J2 29 24 I/O/Z PU GPIO或接收帧同步信号
GPIOF12 MDXA（O） G1 22 19 I/O/Z — GPIO或发送串行数据
GPIOF13 MDRA（1） G2 20 18 I/O/Z PU GPIO或接收串行数据
GPIOF或XF CPU输出信号
GPIOF14 XF_ （O）
A11 140 101 I/O/Z PU 此引脚有3个功能：
（1）XF—通用输出引脚
（2）XPLLDIS—复位期间此引脚被采样以检查锁相环PLL是否不使能，若该引脚采样为低，PLL将不被使能。此时，不能使用HALT和STANDBY模式
（3）GPIO—通用输入/输出功能
GPIOG或串行通信接口B（SCI-B）信号
GPIOG4 SCITXDB（O） P14 90 66 I/O/Z — GPIO或SCI异步串行口发送数据端
GPIOG5 SCIRXDB（I） M13 91 67 I/O/Z — GPIO或SCI异步串行口接收数据端
GPIOE2 XNMI_XINT13（I） E8 150 107 I/O/Z PU GPIO或XNMI或XINT13
GPIOF或串行外围接口（SPI）信号
GPIOF0 SPISIMOA（O） M1 40 31 I/O/Z — GPIO或SPI从动输入，主动输出
GPIOF1 SPISOMIA（I） N1 41 32 I/O/Z — GPIO或SPI从动输出，主动输入
GPIOF2 SPICLKA（I/O） K2 34 27 I/O/Z — GPIO或SPI时钟
GPIOF3 SPISTEA（I/O） K4 35 28 I/O/Z — GPIO或SPI从动传送使能
GPIOF或串行通信接口A（SCI-A）信号
GPIOF4 SCITXDA（O） C7 155 111 I/O/Z PU GPIO或SCI异步串行口发送数据
GPIOF5 SCIRXDA（I） A7 157 112 I/O/Z PU GPIO或SCI异步串行口接收数据
GPIOF6 CANTXA（O） N12 87 64 I/O/Z PU GPIO或eCAN发送数据
GPIOF7 CANRXA（I） N13 89 65 I/O/Z PU GPIO或eCAN接收数据
GPIOF或多通道缓冲串行口（McBSP）信号
GPIOF8 MCLKXA（I/O） J1 28 23 I/O/Z PU GPIO或发送时钟
GPIOF9 MCLKRA（I/O） H2 25 21 I/O/Z PU GPIO或接收时钟
GPIOF10 MFSXA（I/O） H4 26 22 I/O/Z PU GPIO或发送帧同步信号
GPIOF11 MSXRA（I/O） J2 29 24 I/O/Z PU GPIO或接收帧同步信号
GPIOF12 MDXA（O） G1 22 19 I/O/Z — GPIO或发送串行数据
GPIOF13 MDRA（1） G2 20 18 I/O/Z PU GPIO或接收串行数据
GPIOF或XF CPU输出信号
GPIOF14 XF_ （O）
A11 140 101 I/O/Z PU 此引脚有3个功能：
（1）XF—通用输出引脚
（2）XPLLDIS—复位期间此引脚被采样以检查锁相环PLL是否不使能，若该引脚采样为低，PLL将不被使能。此时，不能使用HALT和STANDBY模式
（3）GPIO—通用输入/输出功能
GPIOG或串行通信接口B（SCI-B）信号
GPIOG4 SCITXDB（O） P14 90 66 I/O/Z — GPIO或SCI异步串行口发送数据端
GPIOG5 SCIRXDB（I） M13 91 67 I/O/Z — GPIO或SCI异步串行口接收数据端
注： ‡ 除了TDO，CLKOUT，XF，XINTF，EMU0及EMU1引脚之外，所有引脚的输出缓冲器驱动能力（有输出功能的）典型值是4mA。
‡‡ I：输入；O：输出；Z：高阻态。
‡‡‡ PU：引脚有上拉功能；PD：引脚有下拉功能。
‡‡ I：输入；O：输出；Z：高阻态。
‡‡‡ PU：引脚有上拉功能；PD：引脚有下拉功能。
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